Infineon Technical Presentations op VLSI Symposium 2003: papers benadrukken cutting edge ontwikkelin

München, Duitsland en Kyoto, Japan ?? 13 juni 2003 ?? Deze editie van de News Alert-service van Infineon Technologies (FSE / NYSE: IFX) biedt een samenvatting van de presentaties door Infineon tijdens de Symposia on VLSI Technologies and Circuits 2003, 10 - 14 juni in Kyoto, Japan.

Op de VLSI Technologies and Circuit-conferentie van dit jaar zullen vijf papers worden gepresenteerd die de resultaten beklemtonen die zijn verkregen in de ontwikkeling van geavanceerde halfgeleidertechnologieën: Nieuwe resultaten over de succesvolle ontwikkeling van twee niet-vluchtige geheugentechnologieën, Magnetoresistive RAM en Ferroelectric RAM, zullen worden besproken in 3 papieren. Twee aanvullende documenten verklaren de recente resultaten van de integratie van alternatieve high-k diëlektrica in nieuwe procestechnologieën.

De titels en korte samenvattingen van elk papier worden hier weergegeven:

Paper 13-1 - Bitline / Plateline Reference-Level-Precharge Scheme voor High-Density ChainFeRAM

Infineon, Toshiba
Dit artikel beschrijft de belangrijkste circuitfuncties voor verdere optimalisatie van de Chain FeRAM (Ferro-elektrische Random Access Memory) chiparchitectuur. Deze architectuur zorgt voor een hoge geheugendichtheid op een kleine chipruimte met ultra lage stroomafhankelijke vermogensdissipatie. De nieuwe circuitkenmerken, die de signaalmarge en de productopbrengst aanzienlijk vergroten, evenals de productbetrouwbaarheid omvatten een drieniveaumeldingslijnaandrijfschema voor reductie van de poortoxidespanning en een capacitief balanceerschema voor verhoogde signaalmarge, worden gepresenteerd. De FeRAM-circuitschema's zijn geïmplementeerd op een Chain FeRAM-productchip van 32 MB, een gezamenlijke ontwikkeling van Toshiba Corp., Japan en Infineon Technologies.

Papier 2-4 ?? Een Logica-gebaseerde MRAM-technologie van 0,18 μm voor High Performance Non-Volatile Memory Application

Infineon, IBM
Dit artikel bespreekt de fabricage van een MRAM (Magnetoresistive Random Access Memory) van 128 KB met behulp van 's werelds kleinste MRAM-celgrootte met slechts 1,4 vierkante micron. De niet-vluchtige geheugenchip werd gefabriceerd op een standaard op 0,18 micron gebaseerd logisch proces met drie koperen metallisatielagen en een 1T1MTJ (1 transistor, 1 magnetische-tunnel-junctie) architectuur. Herhaalde schrijfcycli van de testarray vertonen een uitstekend uithoudingsvermogen zonder afbraak door schrijfcycli van 630 miljoen.

Paper 16-4 - Een high-speed 128Kbit MRAM-kern voor toekomstige universele geheugenapplicaties

Infineon, IBM
Het artikel beschrijft een symmetrische high-speed sensing-architectuur met behulp van complementaire referentiecellen en configureerbare laadapparaten. Extrapolaties van metingen van de 128 Kbit MRAM-testchip die in de bovenstaande samenvatting en circuitbeoordelingen worden beschreven, voorspellen een 5ns willekeurige array-leestoegangstijd en willekeurige schrijfbewerkingen met minder dan 5ns schrijfpulsbreedte. Deze resultaten benadrukken de krachtige prestaties van de 1T1MTJ-architectuur van de MRAM-technologie.

Papier 12A-1 ?? Directe meting van de inversiekosten in MOSFET's; Toepassing op mobiliteitsextractie in alternatieve gate-diëlektrica

Infineon, IBM, IMEC, KU Leuven, International Sematech, Institut für Halbleitertechnik TU-Darmstadt
Geschaalde MOSFET's die gebruikmaken van alternatieve gate-diëlektrica vertonen sterk verminderde mobiliteit van de drager. Conventionele meettechnieken om de mobiliteit van de drager te bepalen en de mogelijke oorzaken van de reducties zijn niet betrouwbaar voor FET's (Field Effect Transistors) met alternatieve gate-diëlektrica, vanwege de sterke ladingopvang tijdens de metingen.

Dit artikel introduceert Inversion Charge Pumping (ICP) als een nieuwe alternatieve methode om het 'ware' te meten inversielading in n-kanaal FET's. De methode werd gebruikt om de mobiliteit in FET's te extraheren met conventionele en SiO ₂/ HfO ₂ tweelagige poortdiëlektrica. Er werd aangetoond dat ladingopvang en netto-vaste lading in n-kanaals MOSFET's niet de primaire oorzaak zijn van de sterke achteruitgang van de mobiliteit. Deze nieuwe meetmethode met de bijbehorende resultaten op mobiliteit van vervoerders en ladingopvang is een belangrijke stap in de integratie van nieuwe alternatieve diëlektrische materialen in toekomstige CMOS-chiptechnologieën.

Papier 12A-3 ?? Dynamiek van drempelspanningsinstabiliteit in gestapelde hoge-k-diëlektrica: rol van het grensvlakoxide

Infineon, IBM, IMEC, International Sematech, KU Leuven
Om aan hoge prestatie-eisen te voldoen naarmate de kenmerkgrootte van toekomstige chipgeneraties krimpt, wordt veel moeite geconcentreerd op onderzoek en ontwikkeling van hoogisolerende (high-k) alternatieve diëlektrica ter vervanging van conventioneel siliciumoxide. Er is aangetoond dat waargenomen drempelspanning instabiliteit in SiO ₂/ HfO ₂ dubbellaagse poortstapels kunnen worden verklaard door het laden en ontladen van reeds bestaande defecten in de poortstapel.

Dit artikel toont aan dat de drempelspanning instabiliteit van de HfO ₂ (Hafnium oxide) gate diëlektrica wordt bestuurd door de dynamica van de electron trapping en detrapping in de HfO ₂ bulk defecten. Daarom hangt de gemeten grootte van de instabiliteit kritisch af van de poortlekkage, het elektrische veld, de roostertemperatuur en de timing van de gebruikte meetprocedure. Er wordt ook aangetoond dat de oxide-dikte van het grensvlak het mechanisme van laden en ontladen van de HfO beïnvloedt ₂ defecten. Wanneer de dikte wordt verminderd, lijkt valvulling door elektronentunneling bij te dragen aan de instabiliteitseffecten. Dus de bulktrapping-eigenschappen van de HfO ₂ lagen moeten worden gecontroleerd - anders dreigt de instabiliteit van de drempelspanning de high-k diëlektrische integratie in toekomstige CMOS-processen.