Infineon introduceert Next Generation Unified Processor Core Architecture; TriCore 2 versterkt Perfo

San Jose, Californië, 12 juni 2001 ?? Infineon Technologies (NYSE / FSE: IFX) heeft vandaag de volgende generatie geïntroduceerd TriCore?? Unified Processor core-architectuur, een van de belangrijkste platforms van het bedrijf voor het ontwerp van System-on-Chip (SoC) geïntegreerde schakelingen (IC's) voor intelligente elektronische apparaten. De TriCore 2-kern implementeert ontwerpverbeteringen om de algehele systeemprestaties te verbeteren, terwijl de codecompatibiliteit met bestaande ontwerpen wordt behouden op basis van eerdere versies van de TriCore-architectuur.

De belangrijkste verbetering van de kernarchitectuur is een nieuwe zestraps superscalaire processorpijplijn, die kloksnelheden ondersteunt van 600 MHz in SoC-apparaten die zijn vervaardigd met 0,13 micron procestechnologie. De nieuwe kern behoudt de belangrijkste ontwerpkenmerken van eerdere versies van de Tricore-architectuur, waaronder een focus op het leveren van bruikbare processorbandbreedte door taakwisselefficiëntie, algemene processorefficiëntie en een klein matrijsgebied voor de kern.

De verwachte verwerkingsprestaties van de Tricore 2-kern zijn 900 MIPS bij gebruik op 600 MHz. Wanneer geïmplementeerd in Infineons 0.13 micron-technologie, zal de kern ongeveer 2 mm² innemen. Een systeemimplementatie, inclusief de core, geheugenbeheereenheid, 192 Kbyte geheugen en interfaces voor co-processor en externe apparaten, zal minder dan 7 mm² innemen.

?? Het succes van de eerste versies van de Trio Core-kern vormde een zware uitdaging voor onze teams voor architectuur en productontwikkeling. TriCore 1.x heeft ontwerpen gewonnen in systemen van automotorbesturing tot draadloze terminals, evenals in netwerkverwerking, industriële machinebesturingssystemen en data-opslagcontrollerdesigns ?? zei Tony Webster, Vice President van de Cores & Modules Group bij Infineon Technologies. Door een nieuwe kern te definiëren die de kracht behoudt van de huidige architectuur, terwijl de potentiële werkingsfrequentie verdrievoudigd wordt, hebben we een nieuw lid van de productfamilie van TriCore gecreëerd dat systeemontwerpers meer flexibiliteit biedt om innovatieve oplossingen voor geavanceerde embedded te produceren systemen. ??

De TriCore Unified Processor-kern is zeer geschikt voor toepassingen die voorheen afzonderlijke MCU- en DSP-componenten vereisten. De huidige versies van de kern zijn geïmplementeerd in meer dan een dozijn processorontwerpen, waaronder zes publiekelijk aangekondigde en verzendende applicatiespecifieke standaardproducten (ASSP's) die zijn ontworpen voor Infineon-klanten. Deze toepassingen bestrijken een reeks snelgroeiende markt- en toepassingscategorieën, waaronder chips voor zowel vaste basisstations als mobiele terminals voor de volgende generatie cellulaire IC's voor gegevensopslag, geïntegreerde toegangsapparaten voor breedbandnetwerken, industriële besturing en motormanagement voor auto's.

De prestatie-uitdaging ontmoeten

In een presentatie vandaag op het Embedded Processor Forum (San Jose, Californië) beschreef Infineon de onderliggende ontwerpprincipes voor TriCore 2. De kern implementeert een superset van de instructiesetarchitectuur van TriCore 1.x. Met behoud van de gebalanceerde systeemprestaties en efficiëntie van taakwisseling die TriCore onderscheidt van andere hybride CPU / DSP-systemen, was het belangrijkste doel om de werkfrequentie naar de niveaus te duwen die in toekomstige systeemontwerpen vereist zijn. Om dit te bereiken heeft Infineon een pijplijn in zes fasen geïmplementeerd, in vergelijking met de viertraps pijplijn van de eerste TriCore-kern.

Langere pijpleidingen verminderen typisch het aantal instructies per cyclus (IPC), wat de meest directe maat is voor de efficiëntie van een processor. Een andere uitdaging die de verlengde pijplijn oproept, is de mogelijkheid voor programmacode van eerdere implementaties om in de nieuwe omgeving te werken. Om de pijplijneffecten te verminderen, implementeert de TriCore 2-architectuur technieken om vertakkingslatentie, koppelingsbelasting en integer-leidingen te verminderen om de instructiestroom te verbeteren en schrijft gegevens naar doelbuffers om laadstallen te verminderen. Deze technieken leveren een verbeterde efficiëntie op en dienen om de pipeline eruit te laten lijken als een instructiecode die bijna identiek is aan die van TriCore 1. Als gevolg hiervan komt de algehele efficiëntie van TriCore 2 overeen met die van de eerdere kern, bij ongeveer 1,5 IPC.

De TriCore 2-architectuur implementeert ook een 64-bit brede cross-bar interface, die het vermogen om op maximale frequentie te werken verbetert en een hoge gelijktijdige bandbreedte tussen de kern, coprocessor en perifere systemen bereikt. De hoge-snelheidskruisbar is inherent aan de modulaire ontwerpfilosofie die in de kern wordt gevolgd. Interfaces naar meerdere externe geheugenbanken, coprocessors of complementaire kernen worden gescheiden van de systeembus. Bovendien kunnen geheugensystemen worden bediend zonder specifieke verwijzing naar bustiming en protocol.

Infineon is van plan om de TriCore 2-architectuur beschikbaar te stellen voor ontwerpen in de eerste helft van 2002 en het bedrijf en zijn externe toolpartners zijn van plan om begin 2002 ontwikkelings- en evaluatietools beschikbaar te stellen. De nieuwe kern, zoals de momenteel beschikbare TriCore 1 .x cores, zal ook beschikbaar worden gesteld in zachte macrovorm voor licentiëring aan gekwalificeerde partijen.